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    • 专利摘要:

    公开号:WO1981000632A1
    申请号:PCT/JP1980/000184
    申请日:1980-08-15
    公开日:1981-03-05
    发明作者:Y Sugimura
    申请人:Y Sugimura；
    IPC主号:G06F7-00
    专利说明:
    [0001] 明 細 .書 「発明の名称」
    [0002] 土 5進加算回路
    [0003] 「技術分野」
    [0004] 電算機には一般的に 2進法が使われるが、 1 0進法や時には 3進法 も使われる。 本発明は新しい土 5進法を使った加算論理回路に関する ものである。
    [0005] 「背景技術」
    [0006] 電算機の 2進、 1 0進の論理回路が背景にあるが、 士 5進加算の文 献としては下記がある。
    [0007] 昭和 5 4年、 日本国特許願第 1 0 3 8 4 6号 〃土 5進数の同符号、 異符号別加算補正回路 ¾
    [0008] 杉村： 〃士 5進数に依る高速乗算法 "、 電子通信学会論文誌（D)、 J 6 3— D、 9月号（予定）
    [0009] 「発明の開示」
    [0010] 第 1図に ± 5進数を示す。 ± 5進数の 1桁は" 、 3 . 2、 1、 0、 1、 2、 3、 4、 5の 1 0数字より成り、 5に 1を加えると正の桁上 を生じ 1 に、 4に ΐを加えると負の桁上を生じ 1 5になる。 ± 5進 数は正負の数を表示でき、 補数を必要としない。
    [0011] 2進化土 5進としてメモリに入れる時は第 2図に示す様に 1桁 4 ビ トとし、 図の様に As を符号ビッ 卜 （ 1で正、 0で負を示す）、 A3〜 Α χ の 3 ビッ トを数値ビッ トとする。 例えば 1 23は 1 001、 001 0、 001 1の様に記録される。 但し紙上では判り易い様に此を 1 001、 οοΐο、 00 ΪΪの様に 書く。
    [0012] 論理回路は 1と 1を共にマーク信号、 0をスペース信号とする 2値 で組み立てられる。
    [0013] 士 5進数は桁毎で符号が異る。 或る 2数を加える場合、 或る桁で 2 数の符号が等しい場合は Adder Iを、 異る場合は Adder ϋを使う ことにする。 本発明は Adder Iの場合のみについてとりあげる。
    [0014] 1桁は 3ビッ トあるわけだが、 3、 2ビッ トの加算は通常の ha (半 加算器）を使用する。 （第 5図） 1ビッ トは下からの桁上があるから 全加算器を設計しなければならない。
    [0015] 第 3図がその関数表である。 図に於て As Aが被加数の符号と数値、 Bs Bが加数の符号と数値、 Ds Dは下からの桁上の符号と数値であ る。 Cは桁、 Sは和、 sは Sと符号が反対の和である。
    [0016] 第 4図がこの関数に従って組み立てられた全加算器 f a 1である。 従来論理回路は 1と 0の 2値で組み立てられた、 併し 1、 Ϊと 0の 2値でもこの様に組み立てられる。 例えば第 4図で A + B+D信号が Cゲートに入っている。 併し 1も Ϊも同じマーク信号だから支障ない。 又関数表は入力が As Bs- 1 1、 Ds = 1又は 0の時と
    [0017] As Bs= 00, Ds = 1又は 0の時で
    [0018] C、 S、 sの符号が反対になっている。 つまり同じ回路を 1信号用と Ϊ信号用両用に使っているのである。 （ Dはどちらの場合も 1と Ϊが ある）
    [0019] 第 4図で例えば で Cを力ッ 卜 している。 関数表で見て見ると
    [0020] ΟΤ'ΡΙ ABDは 0 0 1の場合も 0 0 の場合も常に C = 0だからこれでよい ことが判る。 又 信号は As ¾D ( Aは正、 Dは負を意昧する） の時は 0 0 Ϊを意味し、 従って Sえは行かず sえ行くようになつてい る。 （同じ 0 0 Ϊでも XS5SDの時は Sえ行く。 ）
    [0021] XS DSDの時は 0 0 1でも sえ行く。 即ち同じ 0 0 1でも回路が 1 信号用と扱われている時には Sえ、 信号用と扱われている時は sえ 行くようになっている。
    [0022] この様に第 4図は第 3図を完全に表している。
    [0023] 第 5図は 1桁の加算回路である。 被加数レジスタ As A3 A2 と 加数レジスタ Bs B3 B2 と下からの桁上 Ds D が人力である。 1 ビッ トには今述べた全加算器 fa 1 がある。 3ビッ ト、 2ビットには 通常の半加算器 ha が置いてある。 各加算器の出力が AD に入ってい 。
    [0024] AD の詳細は背景技術に示した文献に示してあるが、' ここでは大略 を説明する。
    [0025] 第 6図右上の様な場合、 1ビッ ト f a 1 の出力は si =1であり、 2ビッ ト ha 2の出力は S 2 = 1'である。 AD の中で 1 1は整頓され 0 1とされる。
    [0026] この場合でも判る様に fa 1 の出力がどう言う時に s =ϊでありど う言う時に s = 1となるか等は大切なことである。 もし Bs = 0 (今 は同符号の場合のみ考えているから As = 0でもある） とすれば 2ビ ッ トの出力は S2 = ϊであるから、 整頓せず答は Ϊ Ϊとなる。
    [0027] (この時 1ビッ トの出力は Si = Tである）
    [0028] 第 6図右下の場合は AD の中で早送り繰上 C が発生し、 答は 101 となる。
    [0029] o:. 、 WIf°" 第 6図左上の場合は桁上 C 3 1 信号をそのま 補正信号 ΰ として
    [0030] 2ビッ トに入れ、 答は 1、 0 ΪΪとなる。
    [0031] 此等整頓、 早送り、 補正等の全ての操作が AD 内で行われる。
    [0032] さて加算回路は 1信号用、 1信号用、 両用に使われるのであるが、 どちらであるかは第 5図左端の回路で決められる。 即ち
    [0033] AsBs+Ast)S = 1
    [0034] の信号が AD の出力ゲートに人っており、 2数が同符号の時にのみこ の加算回路は働くようになつている。 又 ASBS= 1 1の時、 出力の符 号 As は正、 但し桁上 Cn = 1の時を除ぐ。 ASB。= 00で且つ Cn = 1の時 As 正となっている。
    [0035] 第 6図左上を見ても判る通り、 土 5進では正の桁上があれば和の符 号は負としてよい。
    [0036] 以上によって ± 5進の 2数同符号の時の和は^められる。 異符号の 場合はこ では述べないが、 これは Adder ]1 で求められる。
    [0037] 本発が従来の 2進や 1 0進の加算回路と異り新規な点は、 先づ土 5 進数と言う新しい数列を使っていること、 加算回路に 1、 Ϊ ： 0の 2 値論理回路を使っていること、 加算回路を同符号と異符号に分けてい - - ること、 同符号の場合は 1信号用と Ϊ信号用に同一の回路を使ってい ること、 しかも下からの桁上はどちらの場合も 1信号、 T信号共入力 できるようになつていること、 そのために加算回路の C、 S、 s出力 を 1、 1、 Ϊと Τ、 ΐ、 1と両用に使っていること、 且つ加算回路の 最終符号を正しく定めるために As Bs n +AsBsCn = 1信号を出 力符号ビッ 卜に接続し、 -同符号の時のみ働くため As BS+ASBS= i 信号を AD 出力に接続していること等である。
    [0038] ΟΙ.ΙΡΙ 、 WIPO 本発明が従来の技術と比較して有利な点は、 先づ始めて ± 5進の加 算回路を創ったこと、 1箇の加算回路で加数、 被加数共に 1信号の場 合、 及び共に T信号の場合に共用でき、 しかもどちらの場合も下から の桁上は 1信号、 Ϊ信号どちらでもよいこと、 士 5進の加算回路が出 来たことは士— 5進が補数を必要としないことから 2進や 1 0進より減 算速度を早くできること （正確には異符号加算回路も加えなければ計 算できないわけだが、 ± 5進は桁毎で符号が一定せず、 加減算共或る 桁は同符号加算、 他、の桁は異符号加算であり、 本発明は同符号の場合 の加算として役立っている）、 更に第 6図の AD はゲート 4段ででき るので（文献参照）符号回路力;並列に入っている本加算回路は桁上補 正を含めてゲ—ト 6段ででき （ 2進 3ビッ トの加算回路は符号回路を 含めるとゲー 卜 8段を要する、 又 f a 1 は 3段であるが AD 内で S i、 S i に続くゲ—卜は 3段以下であるのでやはり 6段を越えない）、 加 算速度も 2進より早くなること等である。
    [0039] 「図面の簡単な説明」
    [0040] 第 1図は土 5進数。
    [0041] 第 2図は 2進化 ± 5進コード。 As ：符号ビッ ト、
    [0042] A3、 A2、 A x：数値、 ビッ ト、 Wt ：重み。
    [0043] 第 3図は全加算器（ f a 1 ：)関数表。 As A ： 被加数の符号と数値、
    [0044] BS B ： 加数の符号と数値、 DS D ： 下からの桁上 p符号と数値、 C ：桁上、 S ：和、 s ： Sと反対符号の和。
    [0045] 第 4図は全加算器（ f a 1 )論理回路。 AS A ： 被加数の符号と数 値、
    [0046] 、¾ί BSB ： 加数の符号と数値、 DSD ： 下からの桁上の符号と数値、 C ：桁上、 S ：和、 s ： Sと反対符号の和。
    [0047] 第 5図は ± 5進 1桁被加数、 加数同符号用加算回路。
    [0048] AsAsAaAx ：被加数の符号と数値、 BsBsBsB ：加数の符号と数 値、 DSD ： 下からの桁上の符号と数値、 ha 3 ： 3ビッ ト半加算器， ha 2 ： 2ビッ ト半加算器、 fal ： 1ビット全加算器、 C3 ： 3ビ ッ ト桁上、 S 3 ： 3ビッ ト和、 C 2 ： 2ビッ ト桁上、 S 2 ： 2ビッ ト 和、 ： 1ビット桁上、 Si ： 1ビッ ト和、 S i ： 1ビッ トの と反対符号の和、 AD ： 加算回路の整頓、 桁上早送り、 補正部分、 Cn ： 士 5進 1桁の桁上、 AsAsAsA (上方） ：出力の符号と数値。 第 6図は加算例。 D：下からの桁上、 A：被加数、 B ：加数、
    [0049] S2 ： 2ビット和、 ミ ： 1ビッ トの Si と反対符号の和、 ： 1 ビット桁上、 C ： 早送り桁上、 C3 ： 3ビッ ト桁上、 i ：桁上補正 数。
    [0050] 「発明を実施するための最良の形態」
    [0051] 本発明を実施するための最良の形態としては第 3図の関数表を実施 する全加算器として第 4図の回路が最良と思われ、 同符号用と符号決 定用として第 5図の回路が最良と思われる。
    [0052] 「産業上の利用可能性」
    [0053] 電算機、 電卓等の加減乗除等に利用できる。
    [0054] ヽ i 3
    权利要求:
    Claims
    請 求 の 範 囲 士 5進 1桁の 2数 ASA3A2A BsBsBsBi及び下からの桁上 DSD (As、 Bs、 は符号 、 A3-Ai , Bs Bi 、 Dは数値）の加 算に於て、
    ASBS + Xs s = 1を加算回路出力ゲートに接続
    AsBsCn+AsBsCn = 1を出力符号ゲ—トに接続し（第 5図） ( Cn は加算回路桁上）
    1箇の 1了 ： 0、 2値論理全加算器（ fa 1 、 第 4図）の出力を 桁上 C=l、 和 S = l、 s = 1 或いは
    c = I, S = s = 1 と
    両用に使用することを特徴とする士 5進加算回路。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    JPS5633733A|1981-04-04|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1981-03-05| AK| Designated states|Designated state(s): DE US |
    1981-03-05| AL| Designated countries for regional patents|Designated state(s): GB |
    优先权:
    申请号 | 申请日 | 专利标题
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